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CPLD单稳态电子电路设计详解

发布日期:2023-10-02 00:04浏览次数:
本文摘要:随着电子技术尤其是数字集成电路技术的迅猛发展,市面上经常出现了FPGA、CPLD等大规模数字集成电路,并且其工作速度和产品质量大大提升。利用大规模数字集成电路构建常规的单稳态集成电路所构建的功能,更容易符合宽度、精度和温度稳定性方面的拒绝,而且构建一起更容易得多。 下面,笔者就如何在大规模数字集成电路中将输出的较宽脉冲信号展宽成具备一定宽度和精度的长脉冲信号做到一详尽讲解。

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随着电子技术尤其是数字集成电路技术的迅猛发展,市面上经常出现了FPGA、CPLD等大规模数字集成电路,并且其工作速度和产品质量大大提升。利用大规模数字集成电路构建常规的单稳态集成电路所构建的功能,更容易符合宽度、精度和温度稳定性方面的拒绝,而且构建一起更容易得多。

下面,笔者就如何在大规模数字集成电路中将输出的较宽脉冲信号展宽成具备一定宽度和精度的长脉冲信号做到一详尽讲解。  单稳态脉冲展宽电路  在众多的CPLD器件中,LatTIce公司在GAL基础上利用isp技术开发出有了一系列ispLSI在线可编程逻辑器件(以下全称isp器件),其原理和特点在许多杂志上早有报导,而且国内有数相当多的电路设计人员十分熟知。Lattice公司的isp器件给笔者印象深达的是其工作的可靠性较为低。

图1即是一种将输出的较宽脉冲信号展宽成具备一定宽度和精度的长脉冲信号的电路原理图。    图中,TR为输出的较宽脉冲雷达信号;CP为输出的系统时钟脉冲信号;Q即是单稳态脉冲展宽电路输入的长脉冲信号。图中的单元电路符号D1既是展宽脉冲的前沿产生电路,又是展宽脉冲宽度构成电路;D2、D3是二进制计数器,主要用于展宽脉冲的宽度控制电路。

根据对脉冲宽度的有所不同拒绝,可以使用有所不同位数的二进制或其它十进制的计数器(这里,脉冲宽度的设计值是3.2s,而CP脉冲的周期值是0.1s);D4是展宽脉冲后沿产生电路,当计数器D3的进制输入末端NQ为"低",且CP脉冲的下降沿抵达时,D4输入末端输入一相反脉冲信号,经D5送往D1的CD清零末端,从而完结了一个较宽脉冲信号的展宽过程,从D1的Q输入末端输入一原始的展宽脉冲信号。同时,D5的输入信号还送来至D2、D3的CD清零末端,将其清零后,等候下一个较宽脉冲的来临。从图1右图的电路原理图中可以看见,一般来说可以将D3的进制输入信号NQ必要送到D5输出末端,作为D1、D2、D3的清零脉冲信号。  脉冲展宽电路的特点  从上面的电路原理图和时序建模波形图可以显现出,利用isp器件包含的脉冲展宽电路具备如下特点:  (1)对输入脉冲信号的宽度适应能力较强。

最窄可以到ns量级,因其仅有与所使用的CPLD器件的工作速度有关。因此,尤其限于于对较宽脉冲雷达信号展开展宽。

(2)展宽脉冲的宽度可以根据必须给定原作,均可转变电路(例如与单片机结合)?使其做现场动态自动读取。(3)展宽脉冲的宽度平稳、精确。因无外接R、C定点元器件,其脉冲宽度仅有与所使用的时钟频率和CPLD器件的性能有关。(4)展宽脉冲的前沿与输出较宽脉冲的前沿之间的延迟时间基本恒定,即这个延迟时间是信号从D1的时钟输出末端到D1的输入末端Q的延迟时间。

(5)电路调试非常简单。当必须调整展宽脉冲的宽度时,不须要替换元器件,只要将新的设计、建模通过后的JED熔丝图文件,通过读取电缆主动读取到CPLD器件内才可。

这在对电路展开低、低温等例会试验时显得十分非常简单、便利和高效。  从图1还可以显现出,这种单稳态脉冲展宽电路产生的脉长精度是大于+或-一个CP时钟周期。若要提升展宽脉冲宽度的精度,可以使用图3右图的改进型单稳态脉冲展宽电路,即在图1电路的基础上,将转入isp器件的时钟脉冲信号经反相器鼓吹相后,作为另一个完全相同脉长控制电路的计数器的时钟脉冲。

    这样,如果输出的较宽脉冲在时钟脉冲的前半周期内抵达,则由D6、D7、D8构成的脉长控制电路再行开始计数;如果输出的较宽脉冲在时钟脉冲的后半周期内抵达,则由D2、D3、D4构成的脉长控制电路再行开始计数。由于上下两个脉长控制电路的时间计数值是完全相同的,故先计数则再行完结,后计数则后完结。

两者之劣为半个时钟周期值。展宽脉冲信号的宽度,始自输出较宽脉冲的前沿,而相接两个脉长控制电路中最先完结定点计数的那个计数器的进制脉冲所产生的清零脉冲信号。因此,不管输出较宽脉冲信号的前沿与时钟脉冲的比较时间关系如何,其输入展宽脉冲的宽度为脉长控制电路的时间计数值与输出较宽脉冲的前沿再加时钟脉冲的前沿或后沿之差。尽管脉长掌控计数电路的时钟脉冲周期没转变,但由于输出较宽脉冲的前沿与掌控计数电路时钟脉冲下降沿的仅次于时差只有半个时钟脉冲周期(留意:时钟脉冲信号的频率为1:1),故展宽脉冲信号的宽度误差大于"+"或-半个时钟脉冲周期。

图4是图3右图电路的时序建模波形图。


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